【verilog】二、模块与端口

时间 2020-12-31

标签 verilog 繁體版

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-verilog模块组成： -端口：模块与外界环境交互的接口。所有端口隐含地声明为wire类型。若希望输出端口保存数值，则需要显式的声明为reg类型；输入与双向端口不能被声明为reg类型。三种端口类型如下： input：输入； output：输出； inout：输入/输出双向端口；在声明端口数据类型时可以在模块端口列中声明（将端口声明嵌入到端口列表）：在模块中定义的所有过程块（ini

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