Verilog中模块的仿真

       在学习Verilog硬件编程语言时，写完一个module，仍需要进行仿真下看是否运算结果正确，像高级语言中可以打印在Windows上，单片机编程时可以用串口打出来数据一样，我们仍需要验证我们写的对不对。       如果你对你的硬件水平非常自信，那可以编程完后直接弄出RTL电路来，看是否真确。       如果电路看不懂，那就可以用波形图进行仿真。 准备工具：        一个正确

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