串行接口（UART）------verilog实现串口发送模块
前面一篇博客实现已经分析并实现串行接口的接收模块。其中，串口的波特率对串口来讲是一个比较重要的概念，由于其决定了接收或者发送一位数据所用的时间。因为FPGA所用的时钟一般远比串口的波特率快，因此在使用FPGA的时钟发送或者接收数据时，都须要一个串口波特率定时模块来产生定时脉冲，以此确保每位数据只被接收或者发送一次。code 串口发送过程如图1所示，由图可知，其基本原理跟串口的接收时序一致，惟一区别
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