UART串口verilog hdl实现（3）接收模块

时间 2020-01-26

标签 uart 串口 verilog hdl 实现接收模块栏目主板繁體版

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波特率模块和发送模块都没问题之后，就能够开始编写接收模块的代码了。其中：　　I_clk是系统时钟；　　I_rst_n是系统复位；　　I_rx_start是开始发送信号，当I_rx_start一直为高电平时，接收模块检测到有数据就会接收；　　I_bps_rx_clk是接收模块波特率时钟信号，当检测到I_bps_rx_clk为高的时候就接收1个bit；　　I_rs232_rx是串行的bit

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