UART串口verilog hdl实现（4）串口回显功能的设计与实现
编写一个顶层模块把发送模块和接收模块均例化进去，而后从PC的串口调试助手上发送数据到FPGA，FPGA接收到数据之后把接收的数据返回给串口调试助手显示web 写一个顶层模块，把串口的发送模块与接收模块例化进去，把接收模块的接收完成标志位O_rx_done链接到发送模块的I_tx_start上，把接收模块的8-bit并行输出总线O_para_data链接到发送模块的8-bit并行输入总线I_para
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