verilog简单实现串口（精简版）

//uart 2017.10.9 发送接收到的数据 //波特率9600 8个数据位 一个中止位 无奇偶校验 module uart( clk, //50Mhz rst_n, //reset rx, //input tx //ouptut ); input clk,rst_n;

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