从头学起Verilog（三）：Verilog逻辑设计

引言 　　经过了组合逻辑和时序逻辑的复习，终于到了Verilog部分。这里主要介绍Verilog一些基础内容，包括结构化模型、TestBench编写和仿真、真值表模型。 　　这部分内容不多，也都十分基础，大家可以看个乐呵，看个意思，但是有一些细节还是需要注意的。 Verilog结构化模型 　结构化和语言规则 　　下图以示例的形式分别说明了1995版和2001/2005版Verilog语法下的结构化

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