从头学起Verilog（二）：时序逻辑基础与回顾

引言 　　时序逻辑对于数字电路设计十分重要，本文针对数字电路中的时序逻辑部分进行了系统的回顾。 存储器件 　　由于时序逻辑的输出不但受当前输入影响，还受之前的输入的影响，所以需要有存储单元对以前的输入进行存储。 　SR锁存器（set-reset）---电平敏感器件 　　实际在Verilog中，很多情况应该避免使用锁存器，也应该避免无意中被综合成锁存器。          NOR门交叉耦合的锁存器，

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