DC之Multiple clocks-Synchronous

实例： 同步时钟设计 同源时钟分频得到不同时钟频率的时钟。（图中CLKA,CLKB,CLKC是由同一时钟经DCM分频得到generated clk，时钟之间有固定的相位关系，此时的设计，如果需要保证一定的设计要求时，不能加set_false_path,需要DC去约束相应的路径） Input Delay 当信号的时钟未输入时，可以通过设置virtual clocks解决输入输出偏移参考时钟的问题。

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