DC之Multiple-Clocks-Asynchronous

跨时钟域（异步时钟）定义： CLKA,CLKB为异步时钟（无固定相位关系），在不同时钟域间需进行同步处理。 无时钟的组合逻辑输出被时钟采样，如异步FLASH的Busy信号。 注：一般的同源时钟分频得到的不同时钟，用create_generated_clock约束后，是有固定的相位关系的，此情况可不属于异步时钟的范畴，可由设计决定timing问题。例如：需要单时钟读取外部RAM的设计时，需要在端口上

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