学习FPGA时序约束笔记

静态时序分析————时序路径约束（） 1、时序路径与关键路径 常见的同步电路   中间是我们设计的模块，对于同步电路，为了使电路能够正常工作，即电路在我们规定的工作频率和工作环境中能够正确的工作 ，我们需要对设计中的所有时序路径进行约束。     那么时序路径是什么呢？     （1）时序路径是一个点到点的数据通路，数据沿着时序路径进行传递。每条时序路径都有一个起点(start point)和终点

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