数字电子技术基础（十三）：时序逻辑电路（状态机）（移位寄存器、计数器、信号发生器）

时序逻辑电路 在组合逻辑电路中，输出仅仅与输入有关；而在时序逻辑电路中，输出不仅与输入有关，还与之前的状态有关。 其实，时序逻辑电路还有一个名字，那就是状态机（State Machine ，SM）或者有限状态机（Finite State Machine，FSM）。 状态机Verilog设计实例 时序逻辑电路由两个部分组成，组合电路和存储电路，其中存储电路是必不可少的，并且存储电路的输出必须反馈到组

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