数字逻辑之时序电路之触发器总结

数字逻辑之时序电路之触发器总结 R对应Q非一端 S对应Q一端 Q为次态 Q’为现态 一.RS触发器： 输入为R非和S非 输入：0 0 输出： 不确定 输入：0 1 输出： 置0 输入：1 0 输出： 置1 输入：1 1 输出： 保持原态 Q = S+R非Q‘ 约束：R非+S非=1 二.RS可控触发器 输入为R 和 S 输入：0 0 输出：保持原态 输入：0 1 输出： 置1 输入：1 0 输出：

>>阅读原文<<