FPGA的顶层文件调用方式（veliog HDL && Quart II）

FPGA的顶层文件调用方式（veliog HDL && Quart II） 1.新建.v文件，选择hdl 点击project，选中set as top level，然后开始调用各个文件夹。其中，对模块的调用要用原先的模块名再重定义 u_xxx,输入输出要对应上。如图所示： ​ 可以看到，新建.v文件后，和普通文件的写法一样，只不过在顶层文件中，input和output是外部输入的信号：clk来自时

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