Verilog专题（三）如何在组合逻辑中避免latch的产生

前言     对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page     本专题记录一些我觉得有价值的题目，希望通过这些题目可以对verilog更加熟练。     第三个专题主要讨论一个重要的问题：如何在组合逻辑中避免产生锁存器。   1、为什么会产生latch？     一般语法正确的代码不一定会导

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