Latch的产生和避免

Latch的产生和避免 designer FPGA 1 人赞同了该文章 在FPGA设计或者IC设计中，latch是一种对脉冲电平敏感的存储单元路径，可以在特定输入脉冲作用下改变电平。但由于往往设计为同步设计，Latch不可避免的毛刺是不愿意看到的；这种毛刺对下一级电路及时序收敛很不利，因而在设计中需要避免。 关于latch的产生，大多说人首先想到的是由于verilog代码中在if-else结构中缺

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