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寄存器模型理解
时间 2021-07-14
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systemverilog
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UVM
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寄存器模型 是一个model, 模拟的是reg的行为,就像reference model 模拟的是design的行为 需求: 包括各个寄存器字段描述、寄存器、寄存器组、寄存器地址映射等信息。 前门和后门访问 前门访问需要adapter
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