【verilog】八、时序与延迟

-分布延迟：将延迟值赋给电路中独立的门，或是在单独的assign语句中指定延迟值。   -集总延迟：将所有路径的积累延迟汇总于输出门处。   -引脚到引脚的延迟：分别把延迟给模块中从每个输入到每个输出之间的所有路径。   -路径延迟建模：在模块的源引脚（输入或输入输出）和目标引脚（输出或输入输出）之间的延迟称为模块路径延迟。 -specify块：关键字specify-endspecify；包含：给

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