FPGA 时序约束 三 ：输入延迟和输出延迟

时序分析是建立在时序约束的基础之上。FPGA设计有4类时序路径的起点和终点： 一个完整的时序路径由源时钟路径、数据路径和目的时钟路径2部分构成。约束的目的则是为了验证下面公式是否成立： Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级寄存器之间的布线延迟；Tsu为接收端寄存器建立时间；Tskew为两级寄存器的时钟歪斜，其值等于时钟统一边沿到达两个寄存器时钟端口的

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