2、FPGA设计-时钟域的逻辑设计

1、PLL的时钟管理 Altera所有的FPGA内部都集成了模拟的PLL模块。 (1)对PLL的输入时钟约束： create_ clock - period 10.000 - name clk_in - waveform {0 5} [ get_ ports clk_in)] (2)对PLL所有的输出时钟进行约束： derive_ pll_ clocks (3)设置PLL两个输出时钟之间无数据路径

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