跨时钟域设计二

时间 2020-12-25

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1、跨时钟域问题的类型同频恒定相位差时钟非同频可变相位差时钟整数倍频率时钟非整数倍频率时钟 1.1同频恒定相位差时钟图1、相位移动时钟时钟clk1与clk2的频率相同，但clk1相较于clk2前移了3T/4个时间周期。这样建立时间与保持时间的裕量变小，组合逻辑的延迟约束会更紧。但是这种情况只要满足建立时间和保持时间就可以了，即STA通过，不需要使用同步器。 1.2非同频时钟 1.2

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1. SoC设计--多时钟设计（跨时钟域设计）
2. AHB-Lite总线跨时钟域设计
3. 跨时钟域笔记（二）
4. 跨时钟域问题
5. 跨时钟域处理
6. 跨时钟域笔记（一）
7. FPGA 跨时钟域处理。
8. FPGA(六)：跨时钟区域
9. 跨时钟域笔记（三）
10. 跨时钟域电路设计——亚稳态及双锁存器
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