fpga时序约束之建立和保持时间

    在fpga中，时序约束的本质就是为了在时钟采集延到来时，数据信号要满足建立时间和保持时间的要求。     建立时间（Tsu）：就是在时钟采集沿到来之前，数据信号要求先到来，且保持一定时间的稳定，这个时间就是建立时间。     保持时间(Th)：就是在时钟采集沿到来之后的一定时间，数据信号都要保持稳定不变，这个时间就是保持时间。

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