FPGA时序约束建立时间与保持时间概念
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；
保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，
如果保持时间不够，数据同样不能被打入触发器。
建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。
保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。
1、setup time的意义：为什么Data需要在Clock到达之前到达？
其实在实际的问题中，setuptime并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setuptime。所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。
2、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？
和setuptime的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。
如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的holdtime。所以在实际测量holdtime的时候，需要选取工艺中最快的corner进行仿真测量。
时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。
最终答案：T3setup
maxbird：D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。至于说T2min为0时的情况，其实T2min是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。
建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < =时钟周期。（编者注：maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。）
保持时间和建立时间
**保持时间和建立时间**在描述保持时间和建立时间之前我们首先需要了解为什么需要保持时间和建立时间，通俗的说就是在时钟信号来临之前，传输给寄存器的信号必须保持稳定，有效，才可以打入触发器，称为建立时间；时钟沿来了之后，信号必须维持稳定一段时间，使得信号能够正确被打入触发器；
下面我们就经典的D触发器来解释这一现象：
当CLK=1，D=0时,则G6输出为1，G5输出为0，G3输出为1，G4输出为0，最后Q=0； 当CLK=1，D=1时，则G6输出为0，G5输出为1，G3输出为0，G4输出为1，最后Q=1； 我们可以看到为了得到G3和G4的值，则在CLK =1,之前，必须先得出G5,G6的值，也就是说在时钟上升沿来临之前，D值必须经过G6,G5，也就是所谓的建立时间；
那么保持时间就是：在时钟来临之后，D值不能改变，必须维持原来的值，直到G4输出值返回给G6的输入端之后，D值才允许改变，此时即使D改变也不会影响G3,G4的输出； 以上描述是基于触发器层面上的，下面我们在通过寄存器层次来描述建立时间和保持时间；
首先先看一张同步设计的基本模型图
我们假设T1,T2寄存器是一条路径上的相连的两个寄存器，数据输入到T1经过1个clk之后，传输到T2; Tco为经过寄存器T1的传输延时； Tdelay为经过组合逻辑的传输延时； Tsetup为T2的建立时间； Tpd为时钟到T1和T2的偏差； 在一个时钟周期T之内，数据从寄存器T1传出,需要经过延时Tco,然后经过组合逻辑，需要经过延时Tdelay,最后到达寄存器T2,然后在寄存器T2建立起来，需要经过延时Tsetup（这个延时我们在之前已经讲解过为什么了），那么可以得出建立时间的要求:
Tsetup <= Tpd+ T – Tco(max)-Tdelay(max);
这里我们需要注意的是max，因为经过寄存器和组合逻辑有一个最大延迟和最小的延迟，对于建立时间来说，考虑到最恶劣的情况就是必须考虑到这些最大的延迟；之所以需要加上Tpd是因为时钟也有可能存在着传输的偏移；
保持时间Thold，我们在上面已经描述过了为什么需要保持时间，现在我们知道T2的输入在时钟上升沿来之后必须保持一段时间的稳定，也就是说输入值不能发生改变，此时T1寄存器的值经过Tco,经过组合逻辑Tdelay，才到达T2,那么可以得出保持时间的要求：
Thold <= Tco(min) + Tdelay(min);
这里为什么是min，因为我们需要考虑到下一个信号最快传输到T2的情况，那么最小的延时也就是代表着最快的传输；
参考文献：
1. 数字电子技术基础.(阎石，第五版)
2. ～～～建立时间与保持时间（两个寄存器的详细分析） - yuedx的个人空间 - 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 - Powered by X-Space.htm
3. 建立时间和保持时间关系详解 - Ethan的日志 - 网易博客.htm
4. 建立时间、保持时间和时序约束条件 - 第1页 - 东大小小的数字世界 - EDN China电子设计技术.htm