Verilog中#的另外一种用法：模块外定义常参#（parameter ...）以及调用时修改参数#(10,2)

简介 Verilog中用web parameter 常参名（通常全大写） 常数 语句来定义常参，parameter的位置也比较灵活，本文主要介绍一种在model的描述代码块外定义的常参。例子以下：svg module exam_prj #(parameter WIDTH=8) //端口内的参数只能在这定义 ( input [WIDTH-1:0] dataa,//[WIDTH-1:0] input

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