intel FPGA CLKn pin 是否能直接进PLL？

原创 by DeeZeng

FPGA的时钟须要从专用的时钟管脚输入，那CLKn 做为Single-End时钟pin时是否能直接进 PLL呢？

经过查看对应FPGA型号的手册，得出如下结论

1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL，须要走GCLK，RCLK以后才行

2. MAX10 ，Arria 10 的 PLL ，CLKn 能够直接进PLL。 （Arria10 的 fPLL  CLKn不能直接走，但 XCVR bank 的通常是 差分时钟输入）

 

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 以下以部分FPGA 系列举例

1.  Cyclone V，Stratix V FPGA

以下 Cyclone V, Stratix V手册：

The CLKn pin is not a dedicated clock input when used as a single-ended PLL clock input.

The CLKn pin can drive the PLL using the GCLK.

 

 

若是quartus工程中，咱们直接用 CLKn 的pin 进PLL

那会出现以下报错： 

（若是实际硬件已经必须用CLKn进 PLL了，能够先用 CLK_CTRL ip 让 CLKn 走GCLK）

 

2.  MAX10 ，Arria10 FPGA

MAX10 的 CLKp，CLKn 均可以drive  PLL 

 

Arria 10 的IOPLL  的 CLKn能够直接进 IOPLL （both the CLKp and CLKn pins hav dedicated ...)

 

Arria 10 的fPLL  的 REFCLK_GXBn 不能直接进 fPLL   （不过 XCVR bank 通常也都是 差分时钟输入，影响不大）

 

 

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 因此咱们在设计FPGA 或 作工程的时候须要注意下当前 FPGA系列的 CLK属性。能用专用pin 的就用专用pin

专用pin GCLK 等的好处， low slew rate , high fan out 等等。 timing 更容易知足