FPGA基础知识23(Verilog中条件编译命令_`ifdef、`else、`endif_用法)

来自：https://wenku.baidu.com/view/084ce39427d3240c8547ef2f.htmlhtml   Verilog 中条件编译命令 `ifdef 、 `else 、 `endif 用法 通常状况下， Verilog HDL源程序中全部的行都参加编译。可是有时候但愿 对其中的一部分内容只有在条件知足的时候才进行编译， 也就是对一部份内容指 定编译的条件， 这就是“

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