Verilog hdl不是“编程”是“建模”编程
Verilog hdl语言是一种富有“形状”的语言。设计
若是着手以“建模”去理解Verilog hdl语言，以“形状”去完成Verilog hdl语言的设计。在感受上Verilog hdl + FPGA是“可所触及”，是一种“实实在在”的感受，不相等于“编程”时的那种“抽象感”。语言
“低级建模”最基本最简单之意，建模习惯or风格。习惯