Verilog十大基本功2（testbench的设计 文件读取和写入操做 源代码）

需求说明：Verilog设计基础 工具 内容       ：testbench的设计 读取文件 写入文件测试 来自       ：时间的诗ui 十大基本功之 testbench spa 1. 激励的产生 对于 testbench 而言，端口应当和被测试的 module 一一对应。 端口分为 input,output 和 inout 类型产生激励信号的时候， input  对应的端口应当申明为 re

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