时序约束之恒定状态约束

    ​    ​根据实际的设计需求，在某种工作模式下有些信号实际上为恒定的值，比如自测试逻辑中的TEST引脚在测试模式下应该设置为1，在常规工作模式下就应该一直保持为0，如下图所示。     ​    ​如果没有正确的恒定状态约束，测试逻辑的时序延时是很难满足常规工作模式下的时序要求的，因此需要通过做相应的恒定状态约束来指导时序分析工具进行正确的时序分析。     ​    ​使用SDC命令s

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