通用奇数分频FPGA设计

奇数分频FPGA设计 --完整Verilog程序为CSDN资源的clk_div3 模块 部分核心程序： 仿真结果： 小结：上述程序思路。利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N，该时钟占空比为1/3，即高电平1个周期，电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟，“异或”后，得到3分频的时钟clk_out，即1.5倍的高电平和1.5倍

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