使用Verilog实现FPGA偶数/奇数分频电路设计并使用modelsim仿真

时间 2020-12-25

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本人地大14级师兄，如果有学弟学妹搜到这个评论一个呗！一、设计要求编写VerilogHDL程序，实现如下功能：输入时钟信号和复位/信号，实现4分频/5分频，占空比为1:1. 二、设计思路 1.偶数分频假设为N分频，计数到N/2-1时，时钟翻转、计数清零，如此循环就可以得到N（偶）分频 2.奇数分频（占空比为50%） (1)假设为N分频，取一个进行上升沿触发的模N计数，触发时钟翻转后

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