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关于红外键盘与DDS联合调试的一个问题

2021-07-14 FPGA

verilog中，逻辑右移>>、算数右移>>>、以及无符号右移、有符号右移，仿真对比图（右移结果还跟被赋值的位数有关）

2021-07-14 FPGA verilog

Eclipse中出现Type 'xxxx' could not be resolved的处理方法

2021-07-14 eclipse fpga nios2 Eclipse

关于ISE无法生成DDS IP核的问题

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向Vivado中的SDK中导入自定义的头文件

2021-07-14 嵌入式 fpga eclipse Eclipse

Quartus 17.1与ModelSim10.5b安装过程简述以及遇到的问题及解决方法

2021-07-14 FPGA Quartus ModelSim

最清晰最全的inout类型使用方法

2021-07-14 verilog fpga fpga/cpld

xilinx Artix-7 FPGA GTP 仿真结果太慢不正确的问题解决办法

2021-07-14 FPGA XILINX Artix-7 GTP

FPGA源同步系统

2021-07-14 FPGA Vivado 源同步系统同步时序约束

转载：Modelsim仿真过程（完整版）

2021-07-14 ModelSim FPGA Verilog HDL

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每日一句

每一个你不满意的现在，都有一个你没有努力的曾经。