FPGA入门实验二：译码器组合逻辑

时间 2021-01-09

标签 EDA FPGA Quartus VHDL 繁體版

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题目（1）：放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组 1.新建VHDL-Verilog文件，并写一个2-4译码器的moudle，并创建Symbol。 2.新建BDF文件，将上面创建的2-4译码器添加到文件中，添加输入、输出引脚，并且指派引脚。 3.RTL图如下所示 4.编译，下载到DE0板子，通过拨动两组开关，观察对应的Led的亮

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