FPGA学习02—实现简单的组合逻辑电路

组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，无关存储电路，也没有反馈电路。    2.2.1 多路选择器 ① 多路选择器的设计思路是两个按键输入（这里命名为in_1和in_2），再设一个按键为选择选择按键（sel），输出设为led灯（out）。绘制的波形图如下2-2-1所示： 图2-2-1

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