【 FPGA 】组合逻辑中的竞争与险象问题（二）

竞争与险象的讨论前提 当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。 什么是竞争？ 组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由于竞争是针对仅有一个输入变化

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