verilog入门经验（三）取某个信号的上升沿或降低沿信号

取一个信号的上升沿或降低沿信号，能够经过将信号delay后，而后将原信号和delay信号，经过不一样的与非操做，获取上升沿信号或降低沿信号：spa 阶段一：blog reg delay;        // delay信号同步 always @ ( posedge clk or negedge rstn )sed   if( !rstn )方法      delay <= 0;im   elsei

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