verilog中判断上升沿和降低沿的程序

取一个信号的上升沿或降低沿信号，能够经过将信号delay后，而后将原信号和delay信号，经过不一样的与非操做，获取上升沿信号或降低沿信号：blog 阶段一：同步 reg delay;        // delay信号sed always @ ( posedge clk or negedge rstn )方法   if( !rstn )im      delay <= 0;d3   elseim

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