verilog取某个信号的上升沿或下降沿信号

取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同的与非操作，获取上升沿信号或下降沿信号： 阶段一： reg delay;        // delay信号 always @ ( posedge clk or negedge rstn )   if( !rstn )      delay <= 0;   else      delay <= ori

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