Systemverilog语言（5）-------Procedural statements and Routiness

时间 2021-01-04

标签 Systemverilog 繁體版

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1.outline SV里面对task和function进行加强。 2. task and function 支持自增自减，但是很可能会产生race；支持逻辑判断符，当比较元素含x或z时，最终返回的结果是x或z； x或z只能在表达式的右侧，在左侧时则无法判断； 3.inside 用于定义某个值得范围； 4.强制转换(tpye,size,sign) size `(exp) 5. loop veri

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