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MEION:时钟IP核与分频电路信号波形观察问题
时间 2020-12-25
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FPGA技术
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Q: A:时钟IP核输入输出的频率都有一定的范围。只能产生一些固定的频率时钟信号,不具备产生任意时钟频率的能力。且输入输出时钟的频率一般为M级。当系统中的时钟频率较低时,(不到M级),一般不采用IP核的方式生成所需频率的时钟信号,而采用计数器分频的方式。
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