IC设计多时钟域处理
1.多时钟域设计面临的困难 违背建立时间与保持时间 引起的亚稳态问题 1、违背建立时间和保持时间 建立时间：在时钟上升沿来临之前数据需要保持一段时间不变，具体的时间长度与寄存器工艺有关 保持时间：在时钟上升沿采样后，数据数据也需要保持一段时间稳定不变 对于单时钟域来说，满足上述条件很容易。但多时钟情况下，一个时钟域的输出在另一个时钟域时钟上升沿发生改变很常见。 此时会引起第二个时钟域
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