IC设计多时钟域处理

时间 2020-12-25

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1.多时钟域设计面临的困难违背建立时间与保持时间引起的亚稳态问题 1、违背建立时间和保持时间建立时间：在时钟上升沿来临之前数据需要保持一段时间不变，具体的时间长度与寄存器工艺有关保持时间：在时钟上升沿采样后，数据数据也需要保持一段时间稳定不变对于单时钟域来说，满足上述条件很容易。但多时钟情况下，一个时钟域的输出在另一个时钟域时钟上升沿发生改变很常见。此时会引起第二个时钟域

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1. IC/FPGA设计——跨时钟域处理之握手（1）
2. SoC设计--多时钟设计（跨时钟域设计）
3. IC基础(三)：跨时钟域处理——电平同步器
4. 跨时钟域处理
5. FPGA 跨时钟域处理。
6. 跨时钟域设计二
7. 处理多个时钟
8. IC设计基础系列之CDC篇4：跨时钟域信号如何处理（来自百度经验）
9. IC设计中时钟偏斜对延时的影响
10. 跨时钟域处理方法总结
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