vivado仿真出错：[USF-XSim 62] 'compile' step failed with error(s) while executing
问题描述： 当我写完设计文件和testbench文件之后，综合与实现都能通过，但进行仿真时，报如下图1的错误： 图1 [USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/0Verilog_Study/DVB-T2_prj/myself_qianduan/DVB-T2/DVB-T2.sim/sim_1/behav
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