Verilog基本语法介绍（课堂记录的笔记）

assign   module   endmodule 阻塞赋值  = 在begin end 语句块中顺序执行 <= 则是并行执行   fork 语句块1 语句块2 join 多用于仿真 语句块之间并行执行 begin       end   包围起来的是一个语句块 单独的语句也是一个语句块   敏感信号列表  [email protected](敏感信号列表) 电平触发  用 = 阻塞赋值   

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