FPGA实现IP核之PLL实验

时间 2020-07-24

标签 fpga 实现 pll 实验繁體版

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　　PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。html 　　PLL对时钟网络进行系统级的时钟管理和偏移控制，具备时钟倍频、分频、相位偏移和可编程占空比的功能。对于一个简单的设计来讲，FPGA整个系统使用一个时钟或者经过编写代码的方式对时钟进行分频是能够完成的，可是对于稍微复杂一点的系统来讲，系统中每每须要使用多个时钟和时钟相位的偏移，且经过编写代码输出的

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