Verilog HDL高级数字设计 从零学习（四）
Verilog HDL高级数字设计 从零学习（四） 本章主要总结一下刚结束的第五章的内容，但由于第五章包含了亚稳态的知识，暂时还没有很懂，所以这部分内容会单独在后面在写一篇。 用循环算法的数字机模型 Verilog中的循环有四种，for，repeat，while和forever。用法都和C类似。 Forever 和 disable对时钟发生器的使用 Disable可以提前终止一个已命名的过程块，结
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