VHDL程序基本结构

　　在VHDL程序中，实体(ENTITY)和结构体(ARCHITECTURE)这两个基本结构是必须的，他们能够构成最简单的VHDL程序。一般，最简单的VHDL程序结构中还包含另外一个最重要的部分，即库(LIBRARY)和程序包(PACKAGE)

1.实体

　　1.1功能：

　　　　对这个设计实体与外部电路进行接口描述

　　1.2经常使用语句结构

entity 实体名 is
    [generic (类属表); ]
    [port ( 端口表 );]
end entity 实体名;

　　1.3实体名

　　　　一个设计实体不管多大和多复杂，在实体中定义的实体名即为这个设计实体的名称。在例化(已有元件的调用和链接)中，便可以用此名对相应的设计实体进行调用。

　　1.4generic类属说明语句

　　　　类属(generic)参量是一种端口界面常数，常以一种说明的形式放在实体或块结构前的说明部分，书写格式以下：

 1 generic ( [ 常数名 : 数据类型 [ : 设定值] ] ) 2 { ; 常数名 : 数据类型 [ : 设定值] }; 

　　1.4端口说明

　　　　实体端口说明的通常书写格式以下：

 1 port ( 端口名 : 端口模式 数据类型 ; 2 { 端口名 : 端口模式 数据类型 } ); 

2.结构体

　　2.1功能

　　　　结构体是实体所定义的设计实体中的一个组成部分。结构体描述设计实体的内部结构和/或外部设计实体端口间的逻辑关系。

　　2.2组成

　　　　对数据类型、常数、信号、子程序和元件等元素的说明部分。

　　　　描述实体逻辑行为的，以各类不一样的描述风格表达的功能描述语句，它们包括各类形式的顺序描述语句和并行描述语句。

　　　　以元件例化语句为特征的外部原件(设计实体)端口间的链接方式。

　　2.3结构体的通常语言格式

1 architecture 结构体名 of 实体名 is
2     [说明语句]
3 begin
4     [功能描述语句]
5 end architecture 结构体名;

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