Verilog入门

时间 2020-07-26

标签 verilog 入门繁體版

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Verilog入门 1 关键字 1.1 module module()web …编程 endmodule数组表明一个模块，咱们的代码写在这个两个关键字中间缓存 1.2 input output input关键词，模块的输入信号，好比input Clk，Clk是外面关键输入的时钟信号；数据结构 output关键词，模块的输出信号，好比output[3:0]Led; 这个地方正好是一组输出信号。其中

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