大话Verilog-Verilog入门（四）

转至我的公众号： https://mp.weixin.qq.com/s/-cnZgo97GqxH8Vxme_Gckg 笔者：E林 上一篇我们介绍了Verilog模块先生是由描述端口部分和描述逻辑部分组成的。 这一篇我们就展开聊聊这两个部分。 一、 描述端口部分 一般会描述端口的输入和输出。 在两个地方声明 1为头顶的module 模块名（口1，口2……），这里是看不出该口是输入还是输出的，仅仅知道

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