Verilog入门

第一题 4-16译码器 新建一个Verilog文本文件，把相关文件输入进去，编译综合。 建立一个波形文件，给输入信号激励，然后进行仿真，得到结果波形图。 第二题 M=12的计数器 方法如上。 得到仿真图如下。 第三题 M=20的计数器 设计一个计数器，从0开始计数一直到9，再从9到0, 0,1,2,3,4,5，…….9,8,7,6,…….0,1,2…… verilog代码如下

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