FIFO深度计算

背景

无论从事FPGA哪一个方面避免不了使用FIFO，充当缓存，多bit数据跨时钟处理等。

说来惭愧，我长期使用的是Xilinx提供FIFO的IP核，认为有现成的为啥不用。直到后来以为FIFO问题其实在笔试仍是面试中都会被说起

因此决定写以此文，本身的见解，若有不对之处，请批评指出。

前提

首先咱们来考虑2种场景

①：假如模块A不间断的往FIFO中写数据，模块B一样不间断的从FIFO中读数据，不一样的是模块A写数据的时钟频率要大于模块B读数据的时钟频率，那么在一段时间内老是有一些数据没来得及被读走，若是系统一直在工做，那么那些没有被读走的数据会越累积越多，那么FIFO的深度须要是无穷大的。（因此FIFO常判断依据是空满信号，有的是自定义阈值空满）

②:所以只有在突发数据传输过程当中讨论FIFO深度才是有意义的。什么是突发传输，简单的理解是FIFO的最小深度就等于没有被读走的数据个数。

假设状况

第一种：

CLK_W>CLK_R  

CLK_W = 100Mhz

CLK_R  =  50Mhz

BL(burst length)=120 （两个package之间时间足够长）

width = 8bit

求FIFO最小深度

分析：

• 写一个数据所须要的时间 = 1/100MHz = 10.0ns
• 突发传输中，写完全部数据所须要的时间 = 120*10.0ns = 1200ns
• 读一个数据所须要的时间 = 1/50MHz = 20ns
• 因此写完全部的突发传输数据须要花费1200ns
• 在1200ns内可以读走的数据个数 = 1200ns/20ns = 60
• 因此在1200ns内尚未被读走的数据个数 = 120-60 = 60
• 所以FIFO的最小深度为60（因为是2的n次幂，因此应该是64）

 

第二种：

CLK_W>CLK_R  

CLK_W = 100Mhz

CLK_R  =  50Mhz

BL(burst length)=120 （

每隔1个clk写一次

每隔3个clk读一次

）

width = 8bit

求FIFO最小深度

分析：

• 每隔1个cycle写一次，意味着2个clk才写一个数据
• 每隔3个cycle读一次，意味着4个clk才读一个数据
• 写一个数据所须要的时间 = 2*1/100MHz = 20ns
• 突发传输中，写完全部数据所须要的时间 = 120*20ns = 2400ns
• 读一个数据所须要的时间 = 4*1/50MHz = 80ns
• 因此写完全部的突发传输数据须要花费2400ns
• 在2400ns内可以读走的数据个数 = 2400ns/80ns = 30
• 因此在2400ns内尚未被读走的数据个数 = 120-30 = 90
• 所以FIFO的最小深度为90（因为是2的n次幂，因此应该是128）

 

第三种：

CLK_W<CLK_R  

CLK_W = 40Mhz

CLK_R  = 50Mhz

BL(burst length)=120 （

每隔1个clk写一次

每隔3个clk读一次

）

width = 8bit

求FIFO最小深度

分析：

• 每隔1个cycle写一次，意味着2个clk才写一个数据
• 每隔3个cycle读一次，意味着4个clk才读一个数据
• 写一个数据所须要的时间 = 2*1/40MHz = 50ns
• 突发传输中，写完全部数据所须要的时间 = 120*50ns = 6000ns
• 读一个数据所须要的时间 = 4*1/50MHz = 80ns
• 因此写完全部的突发传输数据须要花费6000ns
• 在2400ns内可以读走的数据个数 = 6000ns/80ns = 75
• 因此在2400ns内尚未被读走的数据个数 = 120-75 = 45
• 所以FIFO的最小深度为45（因为是2的n次幂，因此应该是64）

 

第四种：

CLK_W=CLK_R  

CLK_W = 50Mhz

CLK_R  = 50Mhz

BL(burst length)=120 （

每隔1个clk写一次

每隔3个clk读一次

）

width = 8bit

求FIFO最小深度

分析：

• 每隔1个cycle写一次，意味着2个clk才写一个数据
• 每隔3个cycle读一次，意味着4个clk才读一个数据
• 写一个数据所须要的时间 = 2*1/50MHz = 40ns
• 突发传输中，写完全部数据所须要的时间 = 120*40ns = 4800ns
• 读一个数据所须要的时间 = 4*1/50MHz = 80ns
• 因此写完全部的突发传输数据须要花费6000ns
• 在2400ns内可以读走的数据个数 = 4800ns/80ns = 60
• 因此在2400ns内尚未被读走的数据个数 = 120-60 = 60
• 所以FIFO的最小深度为60（因为是2的n次幂，因此应该是64）

 

第五种：

CLK_W>CLK_R  

CLK_W = 80Mhz

CLK_R  = 50Mhz

在写时钟周期内，每100个周期就有40个数据写入FIFO

在读时钟周期内，每10个周期能够有8个数据读出FIFO

width = 8bit

求FIFO最小深度

 分析

• 首先这里没有给出数据的突发长度，从假设中能够得出每100个周期就有40个数据写入FIFO，这里可能就有人会说突发长度就是40个数据，其实不是这样的，由于数据是随机写入FIFO的，咱们须要考虑作坏的情形，即写速率最大的情形，只有以下图背靠背的情形才是写速率最高的情形，burst length为80

•  

• 注意：这里须要验证一下是否有解，即写入burst数据时间必须大于等于读出burst数据时间，否则数据就会越累积越多，使得FIFO的深度必须为无穷大。
• 首先写入80个数据须要的时间 = 1/80MHz*(80*100/40)=2500ns（100/40表示每一个数据花费的周期），读出80个数据须要的时间 = 1/50MHz*(80*10/8)=2000ns，因为写入burst数据时间大于对出burst数据时间，所以有解。
• 下面来计算FIFO最小深度，连续写入80个数据最快所须要时间 = 1/80MHz * 80 = 1000ns
• 从FIFO中读出一个数据至少所需时间 = (1/50MHz) * (10/8) = 25ns
• 那么在1000ns内可以读出的数据 = 1000ns/25ns = 40
• 在1000ns内没有读出的数据 = 80 - 40 = 40
• 所以FIFO的最小深度为40

 

总结

从上面分析来看，求FIFO的最小深度主要有如下要点：

• 在求解以前须要验证一下在容许的最大时间长度内写入的数据量是否等于读出的数据量，保证有解；
• 求FIFO深度须要考虑最坏的情形，读写的速率应该相差最大，也就是说须要找出最大的写速率和最小的读速率；
• 无论什么场景，要肯定FIFO的深度，关键在于计算出在突发读写这段时间内有多少个数据没有被读走；
• 因为FIFO空满标志位的判断延迟，在实际应用中须要预留一些余量。

下面咱们来推导一下FIFO深度的求解公式，假设：

• 写时钟频率为f_wr
• 读时钟频率为f_rd
• 在写时钟周期内，每m个周期内就有n个数据写入FIFO
• 在读时钟周期内，每x个周期内能够有y个数据读出FIFO

那么：

• 首先必须知足(1/f_wr)*(m/n) ≥ (1/f_rd)*(x/y) 
• ”背靠背“的情形下是FIFO读写的最坏情形，burst长度 B = 2*n
• 写完burst长度数据最快所需时间 T = (1/f_wr) * B
• 从FIFO中读出一个数据至少须要时间 t= (1/f_rd) * (x/y)
• 在T时间内可以读走的数据个数 = T/t = B * (f_rd/f_wr) * (y/x)
• 在T时间内尚未读走的数据个数 = B - B * (f_rd/f_wr) * (y/x)
• 所以FIFO的最小深度为 B - B * (f_rd/f_wr) * (y/x)
• 注意保留一些余量